这种存储芯片,失速了

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2023-03-25 12:41:55

本文来自微信公众号:半导体行业观察 (ID:icbank),作者:L晨光,题图来自:视觉中国


近日,笔者在《存储芯片大溃败》一文中,写到了存储芯片产业正在经历的寒冬。其中,DRAM产品历经全球性的市场价格雪崩,“雪崩”之下,利润下泻、库存堆积,成为横在DRAM巨头面前的一项难题。


为避免DRAM芯片再大幅跌价,诸如SK海力士、美光等多家供应商已开始积极减产,预估2023年第一季DRAM价格跌幅可因此收敛至13%~18%,但仍不见下行周期的终点。


然而,在市场因素之外,从工艺制程的演进和技术角度来看,DRAM产业似乎也正面临瓶颈及一系列技术挑战。


一、DRAM缩放速度放缓


对DRAM芯片来说,随着晶体管尺寸越来越小,芯片上集成的晶体管就越多,也就代表一片芯片能实现更高的内存容量。


从DRAM三巨头工艺尺寸的发展历程来看,三星、SK海力士、美光在2016-2017年进入1X(16nm-19nm)阶段,2018-2019年为1Y(14nm-16nm),2020年处于1Z(12nm-14nm)时代。后续,行业厂商朝着1α、1β、1γ等技术阶段继续迈进。


目前,各大厂家继续向10nm逼近,目前最新的1α节点仍处于10+nm阶段。


2022年10月,三星在Samsung Foundry Forum 2022活动上公布DRAM技术路线图,预计2023年进入1β工艺阶段,即第五代10nm级别DRAM产品。同年12月,三星开发出首款采用12nm级工艺技术打造的16Gb DDR5 DRAM。


2022年11月,美光将1β DRAM产品送往客户的产品验证流水线,率先进入了1β节点,这意味着将DRAM芯片的晶体管工艺又向精密处推进一步,来到了10纳米级别的第五代,且正在对下一代1γ工艺进行初步的研发设计。


存储厂商DRAM路线图(图源:TechInsights)


DRAM工艺制程演进至10+nm,继续向10nm逼近。


近日,TechInsights高级技术研究员Jeongdong Choe博士,在一场内存网络研讨会中表示,DRAM单元缩小到10nm的设计规则(D/R) 一直在进行中。主要的DRAM厂商一直在开发下一代,这意味着DRAM单元D/R可能会进一步缩小到个位数纳米时代。


然而,从DDR1到DDR5的演变来看,DDR的能耗越来越低,传输速度越来越快、存储容量也越来越大;而从制程工艺的进展来看,早前产品的更新时间大致在3年到5年更新一代。在步入20nm以内的制程后,DRAM在制程上的突破进展呈现放缓趋势。


图源:全球半导体观察


尤其是随着10nm制程的临近,使其在晶圆上定义电路图案已经接近基本物理定律的极限。由于工艺完整性、成本、单元泄漏、电容、刷新管理和传感裕度等方面的挑战,DRAM存储单元的缩放正在放缓。


此外,从当前技术看,6F² DRAM单元是存储行业的设计主流,cell由1T+1C(1晶体管+1电容)构成——这种DRAM单元结构将在未来几代产品上延续。但如果存储厂商保持6F2 DRAM单元设计以及1T+1C结构,2027年或2028年10nm D/R将是DRAM的最后一个节点


因此,DRAM单元微缩还面临若干挑战:


  • 图案化:如何创建越来越密集的图案。

  • 电容器:从圆柱体演变为柱状结构,需要对高深宽比进行构图。

  • 电阻/电容:位线和字线需要提高电阻/电容才能提高访问速度。

  • 外围(Peri)晶体管:从含氧化硅的多晶硅栅到High-K金属栅(HKMG)的演变。


DRAM扩展挑战


其实早在2021年2月举行的SPIE高级光刻会议上,应用材料也曾强调DRAM的微缩正在放缓,需要新的解决方案来继续提高密度。


二、DRAM制程微缩困境何解?


业界很早就关注到了DRAM存储在制程微缩上面临的困境,但即使这样,存储巨头们仍在先进技术上不断追赶,追求更小的DRAM单元尺寸仍然很活跃并且正在进行中。


从先进的DRAM单元设计中可以看到一些创新技术,例如High-k介电材料、HKMG、柱状电容器工艺等,都陆续被应用到先进的DRAM单元设计中去。


1. High-k介电材料


高介电常数前驱体(High-k)主要用于45nm及以下半导体制造工艺流程,应用于存储、逻辑芯片的CVD和ALD沉积成膜技术中,形成集成电路中的电容介质或栅极电介质,解决器件微缩及漏电问题,可减少漏电至传统工艺的10倍左右,大幅提升良率。


DRAM的技术发展路径本质是以微缩制程来提高存储密度,芯片制程越先进,尤其是20nm以下存储、逻辑芯片制造光刻工艺中最主流的双重微影技术,驱动氧化硅及氮化硅、High-k、金属前驱体的单位用量大幅提升。


同时,电容是电容器表面积和介电常数的函数,还与介电材料厚度成反比。因此,增大电容器表面积、增大介电常数以及降低介电材料的厚度是改善电容器的存储性能的三种方法。而随着制程微缩,电容的深宽比倍数增加,需要单位价值量更高的High-k材料降低高深宽比刻蚀产生的各种缺陷,延缓工艺向极端深宽比方向发展的步伐。


High-k材料的应用可以延缓DRAM采用极端深宽比的步伐,提高器件性能。伴随 DRAM 技术的进步和芯片制程提升,DRAM制造过程中需要用到更多High-k材料,使用High-k材料替代SiO2/SiON作为栅介质能够大幅减小栅漏电流,在满足性能和功耗要求的同时允许器件尺寸进一步微缩,达到降低栅漏电流和提高器件可靠性的双重目的。据悉,常见的High-K材料包括Al2O3、HfO2、ZrO2、HfZrO4、TiO2、Sc2O3-Y2O3、La2O3、Lu2O3、Nb2O5、Ta2O5等。


DRAM线宽越细,High-k材料用得越多。未来随着半导体技术的发展,对High-K材料的需求将攀升。


2. High-k金属栅极外围晶体管(HKMG)工艺


先了解一下DRAM的基本结构,组成DRAM的晶体管有以下几种:存储数据的单元晶体管、恢复数据的核心晶体管、涉及控制逻辑和数据输入/输出的外围晶体管。随着技术的进步,单元晶体管在提高DRAM存储容量方面取得了一些技术突破。然而,原来的核心晶体管和外围晶体管特性越来越不适合DRAM的应用要求,成为了发展瓶颈。


特别是对于外围晶体管而言,只有实现工艺尺寸的进一步微缩,才能提高性能,在需要快速提高性能的高端产品中尤为如此。因此,需要一种全新的解决方案来克服微缩基于多晶硅栅极/SiON的晶体管时存在的限制。


此时,High-k金属栅极晶体管(HKMG,High-k Metal Gate)工艺就是一个理想方案。


HKMG工艺的最大特点就是介电常数高,HKMG以金属氧化物作为栅极电介质,与传统栅极结构相比,可以减少栅极漏电流,降低工作电压,并提高晶体管可靠性。


以往,HKMG工艺主要用于逻辑芯片,特别是CPU、GPU等处理器。近些年,随着市场需求的发展,众多应用场景对内存性能的要求越来越高,DRAM制程工艺演进到了20nm范围内。此时,高性能与低功耗的矛盾逐渐凸出,而HKMG是解决这一矛盾体的有效方法。


借助HKMG,一层薄薄的High-k薄膜可取代晶体管栅极中现有的SiON栅氧化层,以防止泄漏电流和可靠性降低。此外,通过减小厚度,可以实现持续微缩,从而显著减少泄漏,并改善基于多晶硅/SiON的晶体管的速度特性。不仅可以提高内存速度,还可降低功耗。


采用HKMG的效果


因此,HKMG成为了存储大厂追逐的焦点。


2021年,三星电子首次将HKMG工艺用于DDR5,并推动了商业化进程。


看到对手在PC、服务器用DRAM上采用了HKMG工艺,SK海力士更进一步,将该工艺用在了对功耗要求更高的移动设备DRAM上。SK海力士的LPDDR5X DRAM是首款在低功耗应用中使用HKMG成功批量生产的产品,通过大尺度微缩,同时利用全新HKMG晶体管构建块的优势,晶体管的性能获得显著提升;考虑到HKMG的固有特性和针对HKMG优化的设计方案,可以有效控制泄漏电流,较之Poly/SiON,速度提高33%,功耗降低25%。


但为了将DRAM的多晶硅栅极/SiON转换为HKMG栅极,也需要对相关工艺进行更改,必须对HKMG材料、工艺和集成流程进行优化,以适合新材料和新工艺。具体来看,要开发出一套复杂的工艺,来解决兼容性、新材料控制、经济高效的工艺解决方案以及设计与测试优化等问题。


总之,通过将HKMG整合、优化成为适用于DRAM工艺的形式,开发出新平台,并通过包括试点操作在内的预验证工艺来确保方案可行,从而实现将HKMG工艺用于DRAM量产。


3. 柱状电容器


做出DRAM中的晶体管难,做出其中的电容器更难。电容器是两片导体中夹着一层绝缘材料(电介质),电容的大小正比于导体的面积。在存储器件小型化的情况下,每一个电容占晶片的面积已经很小了。但如果制造出的电容太小,电荷就会过早泄露掉,或者读取时信号太弱而发生错误,所以电容必须在垂直方向发展以取得更大的面积。


目前,圆柱型结构是DRAM单元电容器集成化的主流,但SK海力士和三星采用了伪柱状电容器/单面柱状电容器结构,其中单元电容器只有外表面为圆柱状,由此几年后,DDR5、GDDR7、LPDDR6、HBM3产品将普及到市场。同时,业界还正在探索超薄电容介质、柱状电容器等技术方法。


除了上述提到的创新技术之外,EUV光刻、3D DRAM、无电容DRAM等技术的发展和出现,也在推动DRAM产业不断向前。


4. EUV技术


目前DRAM使用最为成熟的光刻技术是193nm的DUV光刻机,EUV光刻机使用13.5nm波长,可通过减少光罩次数来进一步压低成本,提高精度和产能。在工艺制程达到14nm后,采用EUV的经济性开始显现,而DUV需使用多重曝光技术才能形成更细线宽的电路,因此成本上处于劣势。


另一方面,使用EUV设备,可以减少4~5个工序,能够显著降低生产成本。此外,可以减少重复雕刻电路工作的多重图案化工艺,同时提高图案化精度以提高性能和良率。产品开发周期也可以缩短。 


目前DRAM厂商仍可通过工艺改进使用DUV生产10+nm DRAM,未来DRAM生产转向EUV将是必然。在DRAM中引入EUV之后,能带来多方面的优势。



随着DRAM芯片制程愈发先进,利用EUV光刻迈入到10nm工艺路线已经成为必须要走的一步。


三星、SK海力士分别于2020年和2021年引入EUV技术来制造DRAM;对比前两家早早加码EUV,美光方面则稍晚一些。据了解,美光另辟蹊径,采用其先进的多重曝光技术和浸润式光刻技术,以最高精度在微小面积上形成图案,缩小器件尺寸从而提供更大容量,成功绕开了其它芯片公司必须使用的EUV光刻机。不过,美光计划从2024年将EUV纳入DRAM开发路线图,其Fab A3厂将会率先导入EUV设备,为1γ DRAM早日量产做准备。



DRAM领域聚焦制程迭代,随着工艺来到10nm及以下,价格高昂的EUV光刻技术开始成为厂商们比拼的关键利器。


5. 3D DRAM


EUV光刻机能解决眼下的难题,但面对物理基础和结构技术的瓶颈,DRAM厂商的长远命题是材料和架构的突破。


其中,通过迁移到3D来颠覆平面DRAM技术,成为了DRAM厂商解决困境的共识。


DRAM工艺之所以提升越来越难,还需要回归到它的结构上。DRAM是基于一个晶体管和一个电容器的存储单元。其扩展是在一个平面上,将每个存储单元像拼图一样拼接起来。要想提升DRAM工艺,电容器的缩放是一个挑战。另一个挑战是电容到数字线的电荷共享,要考虑用多少时间将电荷转移到数字线上、数字线有多长。


既然在一个平面内塞入更多存储单元很困难,那么将多个平面叠起来成为新的技术思路。3D DRAM,一种将存储单元堆叠至逻辑单元上方,以实现在单位晶圆面积上产出更多产量的新型存储方式。除了晶圆的裸晶产出量增加外,使用3D堆叠技术也能因为可重复使用储存电容而有效降低 DRAM的单位成本。


当前在存储器市场,能和DRAM“分庭抗礼”的NAND Flash,早在2015年就已步入3D堆叠,并已经朝着200+层堆叠过渡。然而,DRAM市场却仍处于探索阶段,为了使3D DRAM能够早日普及并量产,各大厂商和研究院所也在努力寻找突破技术。


其中,HBM(High Bandwidth Memory,高带宽存储器)技术可以说是DRAM从传统2D向立体3D发展的主要代表产品,开启了DRAM 3D化道路。


HBM主要是通过硅通孔(TSV)技术进行芯片堆叠,以增加吞吐量并克服单一封装内带宽的限制,将数个DRAM裸片垂直堆叠,裸片之间用TVS技术连接。从技术角度看,HBM充分利用空间、缩小面积,正契合半导体行业小型化、集成化的发展趋势,并且突破了内存容量与带宽瓶颈,被视为新一代DRAM解决方案。


三、写在最后


面对DRAM市场的萧条,行业厂商唯有持续研发推出1β、1γ或更先进制程的DRAM产品,以创新技术在逆境中站稳脚跟。


除了上述提到的High-k介电材料、HKMG、柱状电容器、EUV技术及3D DRAM之外,研究者们也开始在铁电材料电容器、无电容DRAM等方面下功夫,试图借此解决DRAM芯片当前的难题。


总体而言,无论是哪种方法均遵循着两种路径:要么是在先进制程上下功夫,要么是在先进封装上苦心钻研。两条路径相辅相成,缺一不可。


本文来自微信公众号:半导体行业观察 (ID:icbank),作者:L晨光

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最近更新:2023-03-25 12:41:55

简介:本文来自微信公众号:半导体行业观察 (ID:icbank),作者:L晨光,题图来自:视觉中国近日,笔者在《存储芯片大溃败》一文中,写到了存储芯片产业正在经历的寒冬。其中,DRAM产品历经全球性的市场价

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